コース番号 T0922 HDLによるLSI開発技術(Verilog-HDL Vivado開発編)<FPGA開発シリーズ0> 　

訓練日程

12/18(木)～12/19(金)

実施時間帯

10:00～16:45（昼休憩45分）

総訓練時間

12時間

受講料

22,000円

定員

14名

対象者

～Vivadoを使ってVerilog-HDLで回路を製作しよう～
Verilog-HDLによるFPGA開発担当者

≪訓練内容の概要≫
回路設計ツールの操作はかなり複雑です。実際にHDLで回路を設計するにあたっては、まず回路設計ツールを問題なく扱えることが重要となります。
本コースでは、シンプルな組み合わせ回路と順序回路を製作するために必要な回路設計ツールの操作方法とVerilog-HDLの文法事項を学習します。

訓練内容

１．Verilog-HDL概要
（１）Verilog-HDL文法
（２）開発ツールを使った回路設計手順

２．組み合わせ回路の記述方法
（１）回路図からVerilog-HDLへ
（２）assign文を使った記述
（３）always文を使った記述

３．順序回路の記述方法
（１）always文を使った記述

４．制約ファイルの記述方法
（１）回路記述のポートに対するFPGA端子の割り当て

５．テストベンチの記述方法
（１）テストベンチの記述
（２）シミュレータ操作手順
（３）波形表示と観測方法

６．FPGAのコンフィグレーション
（１）bitファイル作成の流れ
（２）実機での確認方法

≪担当予定講師≫
高度ポリテクセンター

使用機器・教材

ハードウェア:FPGA評価ボード(XILINX製FPGA) ソフトウェア:FPGA開発ツール(Vivado)

持参品・服装

実施場所

高度ポリテクセンター

備考

以下、関連コースです。

T0171　　HDLによるLSI開発技術(Verilog-HDL編)<FPGA開発シリーズ1A>

能力開発セミナー

コース番号 T0922 HDLによるLSI開発技術(Verilog-HDL Vivado開発編)<FPGA開発シリーズ0>

関連コース

以下、関連コースです。

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