１．FPGA開発フロー
（１）トップダウン設計の概要
（２）記述レベル（ビヘイビア・RTL・ゲート記述）の概念

２．Verilog-HDL詳細
（１）Verilog-HDL概要
（２）Verilog-HDLの文法
（３）簡単な記述例（RTL記述とテストベンチ記述）

３．実習：その１
（１）論理シミュレータの使い方
（２）カウンタ、デコーダの作成と論理シミュレーション

４．テストベンチの考え方
（１）テストベンチ作成上の注意点
（２）テスト項目の洗い出し

５．Verilog-HDLの代入文
（１）ブロッキング代入文（=）
（２）ノン・ブロッキング代入文（<=）
（３）動作の違いの確認実習

６．論理合成とRTL記述　
（１）論理合成ツール概要　
（２）スタティックな遅延解析と単相同期設計　
（３）順序回路と組合せ回路のRTL記述例　

７．実習：その２　
（１）論理合成ツールの使い方　
（２）順序回路、組合せ回路を使った論理合成の試行　

８．RTL記述の注意点　　
（１）RTL記述とゲート記述のシミュレーションの違い　
（２）順序回路と組み合わせ回路を意識した記述の仕方

９．総合演習　
（１）ディジタル時計


≪担当予定講師≫
設計アナリスト 鳥海 佳孝(日本電気㈱、エクセレント・デザイン㈱を経て独立。LSI/FPGA、組込みLinuxの設計開発・コンサルティングの業務を展開、各種技術セミナーの講師を務める)