【開催予定日(コース番号・日程)】
T0201　2016年10月26日(水)～10月28日(金)
【受講料】
25,000円
【定員】
12名
コースイメージ画像
　シミュレーション画面
1.コースの概要
　「VHDL/Verilog-HDLによるLSI（FPGA）開発技術」の続編コースです。HDLによる設計においてテストベンチによる動作検証の効率化は重要です。本セミナーでは、効果的なテストベンチを作成するための考え方や有効なHDL構文など理解し、バグの動作検証実習を通してHDLテストベンチ設計手法を習得できます。

2.使用機器等
　FPGA評価ボード、FPGA開発ツール、Verilog・VHDLシミュレータ

3.担当予定講師
　設計アナリスト　鳥海 佳孝（日本電気㈱、エクセレント・デザイン㈱を経て独立。LSI／FPGA、組込みLinuxの設計開発・コンサルティングの業務を展開、各種技術セミナーの講師を務める）

4.ご受講に際して
　1日の開講時間は、10:00～16:45(昼休憩45分)の6時間 (計18時間) となります。

5.関連コース
T019
T050
T021

6.その他
【前提知識】「VHDL/Verilog-HDLによるLSI（FPGA）開発技術」修了程度の知識

受講者の声
  • ソフトウェア経験者の間違いやすい箇所等聞くことができ良かった。
  • テストベンチを設計するうえで何が大切かを知ることができた。便利なコマンドを知り、その使い方を知ることができた。

7.カリキュラム概要※
教科項目 教科細目 時間
1.テストベンチの概要と基本構成 (1)テストベンチの概要と重要性
(2)HDL文法の復習
(3)テストベンチ記述に有効なHDL構文(その1)
(4)シミュレータの基本的な使い方
(5)基本的なテストベンチ作成方法
(6)テストベンチを通した実機へのインプリメント		 6.0H
2.テストベンチの考え方と作成技法 (1)テストベンチ記述に有効なHDL構文(その2)
(2)テスト項目の洗い出しとテストベンチの考え方		 6.0H
3.総合実習 (1)テストベンチ作成実習
(2)テストモードの埋め込み方
(3)テストベンチを使用したバグの検証
(4)動作確認		 5.0H
4.確認・評価 (1)実習の全体的な講評
(2)次ステップのためのバス・モデリング手法		 1.0H

※お申し込み頂く際の目安です。詳細等のご質問は下のお問い合わせまでお願いします。
　また、都合により予告無く内容が変更になる場合がございますので、予めご了承ください。