１．コース概要及び留意事項
２．DFT概要
（１）出荷テスト（Manufacturing Test）の意義
（２）DFTの重要性
３．ロジックDFT
（１）SCAN合成
（２）SCAN-ATPG
（３）圧縮SCAN
（４）SCAN合成実習
（５）ATPG・パターンシミュレーション実習
４．BIST・JTAG
（１）ロジックBIST
（２）メモリBIST
（３）バウンダリスキャン
（４）BIST実装実習
（５）BISTによる故障検出実習
５．DFTの2.5D/3D ICへの応用
（１）階層DFT
（２）2.5D/3D DFT インプリ
（３）階層DFT実装・検証実習
（４）IJTAGネットワーク実装・検証実習BIST実装実習
６．まとめ
≪担当予定講師≫
サクセスインターナショナル株式会社 技術顧問 丸尾 和幸
コース番号 T0581 【New】 チップレット時代のＤＦＴ手法
訓練日程
11/26(木)～11/27(金)
実施時間帯
10:00～16:45
（昼休憩45分）
総訓練時間
12時間
受講料
22,000円
定員
14名
対象者
～半導体設計フローのDFT手法について学びます～
半導体デバイス設計・開発技術者、DFTやテスト技術、2.5D/3D対応設計に携わる方
≪訓練内容の概要≫
半導体製品の出荷テストにおいて、テストエスケープ（不良品の市場流出）を防ぐため、故障検出率を高めるDFT技術の重要性が高まっています。本コースでは、半導体製品の品質確保に向け、DFT技術の基礎から応用までを学びます。SCAN合成、ATPG、BISTなどの主要技術に加え、階層DFTや2.5D/3D対応技術も扱い、実習を通じて効率的な設計手法を習得します。
半導体デバイス設計・開発技術者、DFTやテスト技術、2.5D/3D対応設計に携わる方
≪訓練内容の概要≫
半導体製品の出荷テストにおいて、テストエスケープ（不良品の市場流出）を防ぐため、故障検出率を高めるDFT技術の重要性が高まっています。本コースでは、半導体製品の品質確保に向け、DFT技術の基礎から応用までを学びます。SCAN合成、ATPG、BISTなどの主要技術に加え、階層DFTや2.5D/3D対応技術も扱い、実習を通じて効率的な設計手法を習得します。
訓練内容
使用機器・教材
DFTツール、論理合成ツール、HDLシミュレータ
持参品・服装
実施場所
高度ポリテクセンター
備考
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