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能力開発セミナー

コース番号 T0201 HDLテストベンチ設計手法<FPGA開発シリーズ2>  

訓練日程
7/20(水)〜7/22(金)
実施時間帯
10:00〜16:45(昼休憩45分)
総訓練時間
18時間
受講料
28,500円
定員
14名
対象者
〜実機のテストで済ませていませんか?効果的なシミュレーションは、隠れたバグを洗い出します。〜
HDLによるFPGA/PLD開発担当者

≪訓練内容の概要≫
「HDLによるLSI開発技術」の続編コースです。HDLによる設計においてテストベンチによる動作検証の効率化は重要です。本セミナーでは、効果的なテストベンチを作成するための考え方や有効なHDL構文など理解し、バグの動作検証実習を通してHDLテストベンチ設計手法を習得できます。

≪前提知識≫
「HDLによるLSI開発技術」修了程度の知識
訓練内容
FPGAボードでの実習風景

1.テストベンチの概要と基本構成
(1)テストベンチの概要と重要性
(2)HDL文法の復習
(3)テストベンチ記述に有効なHDL構文(その1)
(4)シミュレータの基本的な使い方
(5)基本的なテストベンチ作成方法
(6)テストベンチを通した実機へのインプリメント

2.テストベンチの考え方と作成技法
(1)テストベンチ記述に有効なHDL構文(その2)
(2)テスト項目の洗い出しとテストベンチの考え方

3.総合実習
(1)テストベンチ作成実習
(2)テストモードの埋め込み方
(3)テストベンチを使用したバグの検証
(4)動作確認

4.確認・評価
(1)実習の全体的な講評

≪担当予定講師≫
設計アナリスト 鳥海 佳孝(日本電気㈱エクセレント・デザイン㈱を経て独立。LSI/FPGA、組込みLinuxの設計開発・コンサルティングの業務を展開、各種技術セミナーの講師を務める)

使用機器・教材
FPGA評価ボード(XILINX製FPGA) ソフトウェア:FPGA開発ツール(Vivado)
持参品・服装
実施場所
高度ポリテクセンター
備考

関連コース

受講者の声

  • テスト技法を知ることができた為役に立った
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